(2019) Лапшинский В.А. ОТ СТЕНЫ ПАМЯТИ К СТЕНЕ, ДАТЧИКОВ» И ОБРАТНО: про SRAM (статья)

[VAL]

(2019) Лапшинский В.А. ОТ «СТЕНЫ ПАМЯТИ» К «СТЕНЕ ДАТЧИКОВ» И ОБРАТНО: АРХИТЕКТУРА SRAM ПАМЯТИ С ВЫЧИСЛИТЕЛЬНЫМИ ВОЗМОЖНОСТЯМИ
Lapshinsky Valery A.

Источники:
- ж. Датчики и системы. 2019, №6 (237), с.3-10
- http://lib.ssga.ru/cgi-bin/cgiirbis_64.exe...1REF=&S21CNR=10
- http://www.valinfo.ru/forum/index.php?show...indpost&p=59528

Аннотация:
Рассмотрены состояние и тенденции развития архитектуры кристал- лов PIM-памяти (вычислений-в-памяти) на основе технологии SRAM и области их применения. Освещены вопросы терминоло-гии и принципы масштабирования архи-тектуры PIM-памяти.

Abstract:
The state and trends in the development of the architecture of PIM-memory (processing-in-memory) chips based on SRAM technology and their areas of application are considered. The terminology issues and the principles of scaling the PIM-memory architecture are covered.

Ключевые слова:
кристаллы PIM-памяти, архитектура [вычислений] глубоко в памяти, классификаторы для машинного обучения, вычисления на битовой (разрядной) шине.

Keyword: PIM-memory chips, deep in-memory architecture (DIMA), machine learning classifier, bit-line processing (BLP).

[VAL]

ВВЕДЕНИЕ

Если любую статью, посвященную вычислениям в памяти (PIM − processing-in-memory) и/или архитектуре кристаллов PIM-памяти и систем ЗУ на их основе, то она обычно начинается с перечисления проблем «стены памяти» или «бутылочного горлышка» до сих пор широко применяемой архитектуры фон-Неймана. А также проблемы «больших данных» Т.е. речь идет об узких местах и проблемах бюджета энергопотребления и неэффективной передачи данных при взаимодействии различных типов процессоров (CPU, GPU, DSP и др., рис.1 [1]) и памяти вычислительных и/или информационных системы, например, [1-28].

В некоторых (пока не многочисленных) работах упоминаются проблемы, характерные для проектов «Интернета вещей» (Internet-of-Things − IoT) [1, 29, 30], облачных и «туманных» вычислений [31], мобильных приложений, гаджетов [29-32] и, наконец, биоинформатики. Например, проблем компьютерного секвенирования геномов/ДНК/РНК и т.д.) [3]

В Интернет можно найти интересные данные: пользователи Фейсбука совместно генерируют ежедневно примерно 4 ПБ* . Размер данных результатов экспериментов, проводимых на большом адронном коллайдере, достигает 4 ПБ в течение года. Цифровой захват реальности − с помощью различных датчиков и видеокамер − генерирует данных гораздо больше. Например, один автономный автомобиль с необходимым набором датчиков, управляемый собственным искусственным интеллектом, может собирать до 4 ТБ (1 ТБ = 1012 байт) данных в день (!). И в будущем в большом городе таких автомобилей может быть миллионы.

Ясно, что энергия и полоса пропускания, необходимые для простого захвата реальности и загрузки всей этой информации в локальные или центры обработки данных, просто поражают. В общем, помимо «стены памяти» сегодня можно уверенно говорить еще и о «стене датчиков». А ведь на основе информации от датчиков нужно принимать решения, чтобы знать, куда двигаться дальше. В частности, автомобилю.

* 1 петабайт (ПБ) = 1015 байт (не путать с 1 ПиБ = 1050 байт!).

[VAL]

По мере того, как в проектах IoT, облачных и «туманных» вычислений операции перемещения данных и бюджет энергопотребления становятся ключевыми узкими местами, интерес к нетрадиционным подходам, таким как обработка данных рядом с памятью или даже в памяти (т.е. в PIM-памяти*, что гораздо эффективнее!) и машинное обучение (МО) и т.д. значительно вырос, рис. 2.

Следует заметить, что одной из важнейших операций в МО и в приложениях IoT, облачных и «туманных» вычислений является быстрый поиск по набору данных и классификация данных с помощью поиска [34-35]. В других приложениях для обработки графов, цифровой обработки сигналов и телекоммуникаций, в том числе, сенсорных, для извлекаемых из памяти данных часто выполняются массовые поразрядные (побитовые) операции (МПО) [2−3]. Причем часто требуется производить все перечисленные типы вычислений и операций в режиме реального времени [32−33].

Традиционная статическая (SRAM) [8−24], динамическая (DRAM) [2−3], а также инновационная резистивная (мемристорная или RRAM/ReRAM) и спинтронная (STT MRAM) [4−6]) память, являются многообещающими технологиями для эффективной архитектуры кристаллов PIM-памяти и ускорителей на их основе. В случае SRAM/DRAM это связано с массовым производством кристаллов, высокой степенью интеграции и высоким быстродействием. А для ReRAM и STT MRAM еще и благодаря энергонезависимости и возможности работы низким энергопотреблением, а также с присущей технологиям ReRAM и STT MRAM поддержке вычислительных/поисковой операций непосредственно в матрице элементов памяти (ЭП).

В последние три года число публикаций о разработках новых архитектур PIM-памяти на основе всего спектра технологий памяти столь велико, что по каждой из технологий требуется отдельный обзор. Имеет смысл начать с самой близкой к процессору в иерархии ЗУ технологии статической SRAM памяти.

Цель статьи – показать варианты архитектуры и потенциальные возможности создания кристаллов памяти с архитектурой PIM и PIM-ускорителей на основе промышленной технологии кристаллов энергозависимой статической памяти SRAM. Статья будет полезна для компьютерных архитекторов, разработчиков чипов и исследователей в области IoT, облачных и «туманных» вычислений, а также машинного обучения.

*) Или с помощью специализированных ускорителей на основе PIM-памяти.

[VAL]

ТЕРМИНОЛОГИЯ В ОБЛАСТИ PIM ПАМЯТИ: PROCESSING vs. COMPUTING IN-MEMORY

В [25−28] уже отмечалось, что в области PIM-памяти пока не существует устоявшейся и общепринятой терминологии. Помимо термина PIM-память, исследователи и разработчики предлагают использовать и применяют в своих работах разные термины. Например, CIM, LIM, PuM и т.д., табл.1. В некоторых работах говорится о CM и IMC или (при дословном переводе) о кристаллах «вычисляющей памяти». Для полноты картины, очевидно, не хватает еще и термина CUM (табл. 1), который наверняка появится в новых разработках.

Кроме того, разнобой в терминологии возникает в тех случаях, когда говорится об архитектуре PIM памяти и ускорителях или акселераторах на основе PIM-памяти. Внятного толкования в разнице смысла этих терминов пока нет. Поэтому принято решение далее использовать именно термин PIM-память. При этом будем условно разделять кристаллы PIM-памяти на: а) универсальные кристаллы PIM-памяти общего применения и б) специализированные под какую-то процессорную функцию, область применения либо уровень в иерархии памяти (табл. 2). На самом деле такое разделение условно, поскольку в большинстве описаний новых архитектур кристаллов PIM-памяти разработчики указывают, что их можно переключить в стандартный режим. Следовательно, использовать как обычную, например, универсальную SRAM-память. Кстати, то же самое часто касается и архитектур PIM-памяти, реализованных на основе других технологий.

Разработка архитектурных решений для PIM-памяти может сильно различаться, когда предполагается разместить процессорную логику непосредственно на кристалле памяти или в виде дополнения к 3-D стеку из типовых кристаллов памяти. Например, в виде нижнего или верхнего кристалла PIM-памяти (или PIM-ускорителя?) в таком стеке [38-42]. Действительно, внутренняя полоса пропускания для кристалла PIM памяти на пару порядков превышает полосу пропускания на уровне передачи данных из 3-D ЗУ, например, типа HMC (hybrid memory cube) [39].

Далее в данной статье рассматриваются архитектуры, которые реализуются непосредственно на кристалле SRAM* памяти . Поэтому далее мы будем придерживаться, в основном, терминологии, представленной в [25-28].

*) С точки зрения разницы смыслов и толкования терминов «вычисление» (процессинг) и «компьютинг» (вычисление или обработка?) и их соответствия когнитивной науке следует обратить внимание на подробную философскую работу [37].

[VAL]

ОСОБЕННОСТИ АРХИТЕКТУРЫ PIM-ПАМЯТИ НА ОСНОВЕ ТЕХНОЛОГИИ SRAM

Основой SRAM PIM-памяти является матрица 4-10-транзисторных (4Т−10Т) элементов памяти (ЭП), табл. 2. Увеличение числа транзисторов существенно уменьшает информационную емкость кристаллов памяти, но, зато упрощает расширение вычислительных возможностей PIM-памяти. Следует сразу отметить, что важной особенностью SRAM памяти является неразрушающее считывание данных. Это является несомненным преимуществом технологии SRAM по сравнению с не только DRAM PIM-памятью, в которой ЭП обычно 1Т типа, но некоторыми типами энергонезависимой памяти [4-6].

В большинстве случаев вычислительные возможности кристаллы PIM-памяти реализуются на основе архитектуры, которую называют «архитектурой вычислений на разрядных шинах» (РШ) матрицы ЭП (табл.1). При этом активируется несколько выбранных словарных шин (СШ) матрицы. Результат считывания из ЭП фиксируется в разрядных усилителях считывания (РУС), которые в PIM-памяти обычно работают с сигналами на разрядной шине в аналоговом режиме. Для выполнения логических, арифметических и поисковых операций с многоразрядными операндами также используется дополнительная логика, например, мультиплексоры, опорные источники напряжения или тока.

В наиболее «продвинутых» кристаллах SRAM PIM-памяти, предназначенных для решения задач классификации при машинном обучении помимо цифровой части архитектуры широко используется аналоговая составляющая: аналоговые процессоры, компараторы и ЦАП/АЦП (цифро-аналоговые и аналого-цифровые преобразователи сигналов), которые обрабатывают считываемые из ЭП данные. Вообще считается, что за аналоговыми вычислениями большое будущее [43], рис. 3.

Варианты архитектур кристаллов PIM-памяти на основе SRAM технологии, их особенности и области применения сведены в табл. 2.

Рассмотрим подробнее один из наиболее интересных и продвинутых вариантов архитектуры SRAM PIM-памяти в проекте DIMA, который предложен в [16-20], который авторы называют «глубокими» вычислениями в памяти (табл.1), рис. 4. Предлагаемые «глубокие» вычисления в памяти позволяют непосредственно решать проблему стены памяти, присущую архитектуре фон Неймана. Это делается путем функции считывания данных, хранящихся в нескольких строках матрицы ЭП SRAM, и их обработки с помощью встроенных аналоговых вычислений, с согласованным шагом дискретизации. Архитектура DIMA предполагает четыре последовательных этапа обработки данных:
1) многоразрядное функциональное чтение данных: за один цикл чтения извлекаются биты по столбцам матрицы, сохраненные в нескольких строках;
2) обработка данных на разрядных шинах (BLP, рис. 4): выполняются арифметические операции на уровне считанных слов, через параллельные аналоговые процессоры (с согласованным с помощью мультиплексоров шагом по столбцам);
3) перекрестная или кросс-обработка: обобщаются результаты с нескольких выходов BLP для получения скалярного результата (на основе распределение зарядов);
4) АЦП и цифровой процессор вычетов: генерирует цифровой вывод (решение) из предыдущих результатов аналоговых вычислений.

[VAL]

ПРИНЦИПЫ МАСШТАБИРОВАНИЯ ДЛЯ АРХИТЕКТУРЫ КРИСТАЛЛОВ PIM-ПАМЯТИ

Известны эмпирические законы масштабирования для макро-, микро- и наномира [44], где главным параметром является характерный размер объекта L. Эмпирические законы скейлинга для технологии кремниевых микросхем сверхбольшой интеграции основаны на знаменитых работах Деннарда [45, 46]. Численной характеристикой масштабирования кристаллов, в том числе и кристаллов памяти SRAM/DRAM, считается некоторый безразмерный коэффициент k [45]. Считается, что законы скейлинга (как и закон Мура, конечно!) оказали (и оказывают!) очень большое влияние на развитие микро- и наноэлектроники и являются ее локомотивом.

Любопытно, что в [18, 24] предложены некоторые эмпирические законы масштабирования для архитектуры PIM-памяти, табл. 3. Здесь D – это число бит, расположенных в матрице ЭП размером D1/2×D1/2 и доступных для вычислений. Очевидно, практика проектирования и применения кристаллов PIM-памяти позволит оценить степень справедливости и влияния этих принципов.

[VAL]

ЗАКЛЮЧЕНИЕ

Приведенные в работе данные показывают, что исследования в области PIM-памяти бурно развиваются. Разработчики кристаллов PIM-памяти перешли к конкретным разработкам с использованием достижений промышленных технологий, в частности, технологии SRAM-памяти. Причем практически все разработки не ограничиваются лишь моделированием схемотехники и архитектуры. Практически во всех случаях новая PIM архитектура реализуется в кремнии в виде тестовых кристаллов. Для других технологий (DRAM, ReRAM, STT-MRAM, PCM и т.д.) характерна аналогичная ситуация.

Переход к созданию современных вычислительных и информационных систем на основе кристаллов с PIM архитектурой неизбежен и предрешен. Ведь необходимо преодолеть не только «стену памяти», но и «стену датчиков» для того, чтобы удовлетворить требования «интернета вещей», «туманных» вычислений, «больших» данных, машинного обучения, искусственного интеллекта и т.д. При этом будут использованы как промышленные, так и инновационные технологии памяти/

В архитектуре PIM-памяти происходит возврат к широкому использованию аналоговой схемотехники и аналоговых вычислений, которые позволяют решать новые задачи, в частности, статистических вычислений с минимальным потреблением энергии, повышения надежности и адаптируемости к изменениям условий внешней среды. Что было невозможно в рамках лишь цифровой архитектуры кристаллов процессоров и памяти.

Однако вопрос, как мы можем проектировать интеллектуальные машины, которые могут активно интерпретировать данные из внешней среды и учиться на них, решать незнакомые проблемы, используя полученные знания, работая с энергоэффективностью человеческого мозга, пока остается по-прежнему открытым.

[VAL]

ЛИТЕРАТУРА

1. Yang X., Hou Y., He H., Processing-in-Memory Architecture Programming Paradigm for Wireless Internet-of-Things Applications // Sensor. − 2019. – Vol. 19. − №140 – P. 2−23.
2. Ghose S., Hsieh K., Boroumand A., Ausavarungnirun R., Mutlu O., Enabling the Adoption of Processing-in-Memory: Challenges, Mechanisms, Future Research Directions // Preprint arXiv:1802.00320v1 [cs.AR]. – 2018. − P.1−45.
3. Mutlu O., Processing Data Where it Makes Sense in Modern Computing Systems: Enabling in-Memory Computation // 7th Mediterranean Conf. on Embedded Computing (MECO). – 2018. DOI: 10.1109/MECO.2018.8405955/.
4. Imani M., Kim Y., Rosing T., MPIM: Multi-Purpose In-Memory Processing Using Configurable Resistive Memory // Proc. of the 22nd Asia and South Pacific Design Automation Conf. (ASP-DAC). − 2017. DOI: 10.1109/ACPDAC.2017.7858415.
5. Jain S., Ranjan A., Roy K., Raghunathan A., Computing-in-Memory with Spin-Transfer Torque Magnetic RAM // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. – 2018. – vol. 26. − №3. – P. 470−483.
6. Hamdioui S., Hie L., Taouil M., Bertels K., Memristor Based Computation-in-Memory Architecture for Data-Intensive Applications // Proc. of the Conf. Design, Automation and Test in Europe / Workshop on Memristive systems for Space Applications. − 2015. – P. 1−9. DOI: 10.7873/DATE.2015.1136.
7. Li S., Xu C., Zou Q., Zhao J., Xie Y., Pinatubo: A Processing-in-Memory Architecture for bulk Bitwise Operations in Emerging Non-volatile Memories // Proc. of the 53nd ACM/EDAC/IEEE Design Automation Conference (DAC). – 2016. DOI: 10.1145/2897937.2898064.
8. Gonugondla S. K., Kang M., Shanbhag N. R., A Variation-Tolerant In-Memory Machine Learning Classifier via On-Chip Training // IEEE J. of SSC. – 2018. – vol. 53. − №11. – P. 3163−3173.
9. Kang M., Keel M.-S., Shanbhag N. R.,et al., An Energy-Efficient VLSI Architecture for Pattern Recognition via Deep Embedding of Computation in SRAM // IEEE Int. Conf. on Acoustics, Speech and Signal Processing (ICASSP). – 2014. – P. 8326−8330.
10. Jeloka S., Akesh N.B., Sylvester D., A 28 nm Configurable Memory (TCAM/BCAM/SRAM) Using Push-Rule 6T Bit Cell Enabling Logic-in-Memory // IEEE J. of SSC. – 2016. Vol. 51. − №4. – P. 1009−1021.
11. Aga S., Jeloka S., Sabramanniyan A., et al., Compute Caches // IEEE Int. Symp. On High Performance Computer Architecture (HPCA). – 2017. – P. 481−492.
12. Kooli M., Charles H.-P., Touzet C., et al., Software platform Dedicated for In-Memory Computing Circuit Evaluation // Preprint HAL Id: cea-1625320. – 2017. − P.1−8.
13. Akyel K. C., Charles H.-P., Mottin J. et al., DRC2: Dynamically Reconfigurable Computing Circuit based on memory architecture // Proc. of the 2016 IEEE Int. Conf. on Rebooting Computing (ICRC) . – 2016.
14. Kooli M., Charles H.-P., Touzet C., et al., Smart Instruction Codes for In-Memory Computing Architectures Compatible with Standard SRAM Interface (IMPACT) // Preprint HAL Id: cea-1757665. – 2018. − P.1−7.
15. Agrawal A., Jaiwal A., Lee C., Roy K., X-SRAM: Enabling In-Memory Boolean Computations in CMOS Static Random Access Memories // IEEE Transactions on Circuits and Systems I: Regular Papers. – 2018. Vol. 65. − №12. – P. 4219−4232

[VAL]

16. Kang M., Gonugondla S. K., Patil A. D., Shanbhag N. R., A Multi-functional In-Memory Inference Processor using a Standard 6T SRAM Array // IEEE J. of SSC. – 2018. – vol. 53. − №2. – P. 642−655.
17. Shanbhag N. R., Kim Y., Singer A., et al., Systems on Nanoscale Information fabriCs // COMACTech Conf. (USA). – 2018. URL: http://shanbhag.ece.illinois.edu/publicati...Tech-v4-ref.pdf.
18. Shanbhag N. R., Verma N., Kim Y., Patil A. D., Shannon-Inspired Statistical Computing for the Nanoscale Era // Proc. of the IEEE. – 2019. – vol. 107. − №1. – P. 90−107.
19. Zhang J., Wang Z., Verma N., In-Memory Computation of a Machine-Learning Classifier in a Standard 6T SRAM Array // IEEE J. of SSC. – 2018. – vol. 52. − №4. – P. 915−924.
20. Verma N., Hamzaoglu F., Computation in-Memory for Machine Learning // ISSCC 2018 Session 31 Overview. − 2018. – P. 1−17. URL: https://reconfigdeeplearning.files.wordpres...8-31_digest.pdf.
21. Jaiswal A., Chakraborty I., Agrawal A., Roy K., 8T SRAM Cell as a Multi-bit Dot Product Engine for Beyond von Neumann Computing // Preprint arXiv:1802.08601v2 [cs.ET]. – 2018. − P.1−8.
22. Dong Q., Jeloka S., Saligane M., et al., A 4+2T SRAM for Searching and In-Memory Computing with 0.3-V // IEEE J. of SSC. – 2018. Vol. 53. − №4. – P. 1006−1015.
23. Xi J., Yamauchi H., A Column Reduction Technique for an In-Memory Machine-Learning Classifier // Int J. of Machine Learning and Computing. – 2018. – vol. 8. − №2. – P. 127−132.
24. Tang Y., Zhang J., Verma N., Scaling Up In-Memory-Computing Classifiers via Boosted Feature Subsets in Banked Architecture // IEEE Trans. on Circuits and Systems-II: Express Briefs. – 2018 (in print).
25. Лапшинский В.А. На пути к «умной» и «разумной» памяти: базовые кристаллы памяти и процессорно-ориентированная организация «умной» памяти // Датчики и системы. − 2015. ‒ №1. ‒ С. 81−86. [Lapshinsky V.A., Rreconfigurable basic crystals and CPU-oriented organization “smart” memory // Sensors & Systems. ‒ 2015. ‒ № 1. ‒ P. 81‒86 (In Russian)].
26. Лапшинский В.А. На пути к интеллектуальным микросхемам памяти // Датчики и системы. − 2016. ‒ №4. ‒ С. 77−83. [Lapshinsky V.A. In the fair way to the smart and intelligent memory chips // Sensors & Systems. ‒ 2016. ‒ № 4. ‒ P. 77‒83 (In Russian)].
27. Lapshinsky V.A., Emerging Architectures for Processor-in-Memory Chips: Taxonomy and Implementation // RUDH Journal of Engineering Researches. – 2016. – № 14. – P. 35−40.
28. Лапшинский В.А., Микросхемы «умной» ассоциативной памяти: тенденции развития, классификация и применение Датчики и системы. − 2018. ‒ №2. ‒ С. 60−65. [Lapshinsky V.A. Smart associative memory chips: Trends, classification and applications // Sensors & Systems. ‒ 2018. ‒ № 2. ‒ P. 60‒65. (In Russian)].

[VAL]

29. Ahn J., Yoo S., Mutlu O., Choi K., PIM-enabled instructions: A low-overhead, locality-aware processing-in-memory architecture // ACM SIGARCH Computer Architecture News - ISCA'15. – 2015. Vol. 43. − № 3. – P. 336−348.
30. Gubbi J., Buyya R., Marusic A., Palaniswami M., Internet of Things (IoT): A vision, architectural elements, and future directions // Future Generation Computer Systems. − 2013. – Vol. 29. − №7 – P. 1645−1660.
31. Zheng N., Xiong K., Pingyi F., Zhong Z., SWIPT-Aware Information Processing Local Computing vs. Fog Offloading // Sensor (Basel). − 2018. − Vol 18. − №10 – P. 3291.
32. Rouhani B. D., Miroseini A., Songhori E., Koushanfar F., Automated Real-Time Analysis of Streaming Big and Dense Data on Reconfigurable Platforms // ACM Transactions on Reconfigurable Technology and Systems. − 2016. – Vol. 10. − №1. DOI: 10.1145/2974023.
33. Guz Z., Awasthi M., Balakrishnan V., et al., Real-Time Analytics as the Killer Application for Processing-in- Memory // WoNDP: 2nd Workshop on Near-Data Processing / 47th IEEE/ACM Int. Symp. On Microarchitecture (MICRO-47). – 2014. – P.1−3. URL: www.cs.utah.edu/wondp/guz.pdf.
34. Goodwin B., Hopcroft M., Luu D. et al., BitFunnel: Revisiting Signatures for Search // SIGIR ’17 Proc. of the 40th Int. ACM SIGIR Conf. on Research and Development in Information Retrieval. − 2017. – P. 605-614.
35. Li Y., Patel J. M., BitWeaving: Fast Scans for Main Memory Data Processing // Proc. of the 2013 ACM SIGMODE International Conf. on Management of Data. − 2013. – P. 289−300.
36. Boroumand A., Ghose S., Kim Y. et al., Google Workloads for Consumer Devices: Mitigating Data Movement Bottlenecks // ASPLOS’18 Proc. of the 23rd Int. Conf. on Architectural Support for Programming Languages and Operating Systems. – 2018. – P. 316−331.
37. Piccininia G., Scarantinob A., Computation vs. information processing: why their difference matters to cognitive science // Studies in History and Philosophy of Science. − 2010. – Vol. 41. − №3 – P. 237−246.
38. Rios С., Youngblood N., Cheng Z. et al., In-memory computing on a photonic platform // Science Advances. – 2019. − Vol. − 5. − №2. – eaau5759.
39. Lee V. T., Mazumdar A., del Mundo C. C., Application-Driven Near-Data Processing for Similarity Search // Preprint arXiv:1606.003742v2 [cs.DC]. – 2016. − P.1−15.
40. Azarkhish E., Rossi D., Loi I., Benini L., Neurostream: Scalable and Energy Efficient Deep Learning with Smart Memory Cubes // IEEE Trans. On Parallel and Distributed Systems. – 2018. − Vol. − 29. − №2. – P. 420−434.
41. Amir M. F., Ko J. H., Na T., Ki D., 3-D Stacked Image Sensor With Deep Neural Network Computation // IEEE Sensor Journal. – 2018. − Vol. − 18. − №10. – P. 4187−4199.
42. Kim D., Kung J., Chai S., Mukhopadhyay S., Neurocube: A Programmable Digital Neuromorphic Architecture with High-Density 3D Memory // 2016 ACM SIGARCH Computer Architecture News. – 2016. − Vol. − 44. − №3. – P. 380−392.
43. Khare M., IBM Launches Research Collaboration Center to Drive Next-Generation AI Hardware // IBM blog. – 2019 (February 7). URL: https://www.ibm.com /blogs/research/2019/02/...ardware-center/
44. Wautlet M., Scaling Law in Macro-, Micro- and Nanoworlds // Eur. J. Phys. – 2001. − №22. – P. 601−611. PII: S0143-0807(01)26520-9.
45. Dennard R. H., Evolution of the MOSFET dynamic RAM—A personal view // IEEE Trans. On Electron Devices. – 1974. − Vol. 31. − №11. – P. 1549−1555. DOI: 10.1109/T-ED.1984.21751.
46. Dennard R. H., Gaensslen F. H., Rideout V. L., Bassous E., LeBlanc., Design of ion-implanted MOSFET's with very small physical dimensions // IEEE J. of SSC. – 1974. − Vol. 9. − №5. – P. 256−268. DOI: 10.1109/JSSC.1974.1050511
47. Critchlow D. L. MOSFET Scaling – The Driver of VLSI Technology // Proc. of the IEEE. – 1999. − Vol. 87. − №4. – P. 659−667.

[VAL]

:doh: